¿Cuáles son algunos cursos MOOC disponibles para aprender System Verilog?

Answer 1

Los siguientes son los cursos actualmente disponibles en el sitio web Verification excellence.

1) Verificación SOC utilizando SystemVerilog :

Un curso completo que enseña los conceptos de Verificación de Diseño de Chip en Codificación en SystemVerilog Language.

2) Aprenda a construir los bancos de prueba OVM y UVM basados ​​en SystemVerilog desde cero:

La industria de la verificación está adoptando la metodología UVM basada en SystemVerilog a un ritmo rápido para la mayoría de los diseños actuales de ASIC / SOC y se considera una habilidad clave para cualquier trabajo en los trabajos de diseño / verificación VLSI front-end. Este curso enseñará los conceptos fundamentales detrás de estas metodologías y aprenderá cómo construir bancos de pruebas en esta metodología desde cero.

3) Conozca en profundidad las aserciones del registro del sistema y la codificación de la cobertura :

Dos de las habilidades más necesarias que se utilizan en los entornos de verificación aleatoria restringida de hoy en día son el desarrollo de las comprobaciones de afirmación de SystemVerilog y la codificación de cobertura funcional. Este curso se centra en estos dos temas en profundidad.

Para más información sobre recursos, incluidos libros / LRM, consulte

La respuesta de Ramdas Mozhikunnath a ¿Cuáles son algunos buenos recursos para aprender SystemVerilog?

Answer 2

Hola,

A continuación se muestra una lista que puede estudiar para aprender SV.

1. 3 cursos sobre Verilog del sistema, Coberturas y afirmaciones, Metodologías en el sitio web de Udemy.
2. http://Asicworld.com , Testbench.in, Doulos.com. Dan muchos ejemplos y explican todo con claridad, aunque no he visto mucho en el sitio de Doulos.
3. También puede descargar algunos documentos publicados por Verilog Guru Clifford Cummings y puede encontrarlos en sunburst-design.com/papers
4. 3 libros por los que siempre paso cuando tengo dudas, es decir, System Verilog for Design por Stuart Sutherland, System Verilog for Verification por Chris Spear y System Verilog Assertions and Functional Coverage por Ashok Mehta.