¿Por qué es bueno PMOS para pasar la lógica 1 y NMOS es bueno para pasar la lógica 0?

Imagine que tiene un Nmos donde la Terminal 1 (la Superior) está conectada a VDD … ..Terminal 2 es la Puerta y la Terminal 3 (la Inferior) conectadas a una Salida a través de un Capacitor.

Como en un Nmos, el Drain obtiene el voltaje más alto; en nuestro caso, Drain está conectado a VDD y Source se convierte en el nodo de salida.

Aplique un VDD, es decir, Lógica 1 a la puerta. El Nmos se enciende y el nodo de salida se carga hacia VDD. Pero necesitas un Vgs> = Vth para mantener el Nmos en estado ON. Actualmente Vg está en VDD y Vs cargando hacia VDD.

Ahora, cuando Vs se acerca a VDD – Vth, tienes Vgs = VDD – (VDD – Vth) = Vth. Cualquier voltaje adicional en Vs apagaría el Nmos y, por lo tanto, nunca obtendría un Strong 1 (es decir, VDD) en la salida. Así, Nmos pasa un Débil 1 (VDD – Vth).

Podría aplicar el análisis similar al Pmos y probar que pasa un Cero débil. (es decir, Vth)

Intente usar el mismo análisis para el inversor real y puede probar que Pmos pasa un Strong 1 (es decir, VDD) y Nmos pasa un Strong 0 (es decir, VSS)


Considere en la imagen anterior, PMOS se utiliza para producir la lógica ‘1’ y la lógica NMOS ‘0’. Por ejemplo, suponga que ambos MOS se intercambian para realizar la operación de inversión. Si es así,
caso 1: si se da un ‘1’ lógico en el terminal de entrada, la capacitancia en el nodo o / p se cargará hasta el VDD-Vt mediante el NMOS (porque si intenta hacer más, entrará en modo apagado. Desde Vgs es menor que Vt). Por lo tanto, NMOS no es lo suficientemente bueno como para producir una lógica fuerte ‘1’.

caso 2: si se da un ‘0’ lógico en el terminal de entrada, la capacitancia en el nodo o / p se descargará hasta VDD-Vt a través del PMOS (porque si intenta hacer más, entrará en modo apagado. Desde Vsg es menor que Vt). Por lo tanto, el PMOS no es lo suficientemente bueno como para producir una lógica fuerte ‘0’.

Nota: Esta es también la razón para usar PMOS como pull up y NMOS como pull down.

MOSFET es un dispositivo simétrico que significa que la fuente y el drenaje se pueden intercambiar (si el cuerpo no está cortocircuitado a ninguno de los drenajes o fuentes).

Para que un NMOS pase VDD (lógica 1) desde el nodo de entrada hasta la puerta del nodo de salida , debe ser la lógica 1. Y el nodo se carga gradualmente desde 0 hacia VDD.

Cuando llega a VDD-Vthn, entonces (Vgate-Vout) = VDD- (VDD-Vthn) = Vthn, que es el voltaje mínimo requerido para que el NMOS esté en estado ON para que fluya una corriente. Por lo tanto, los nodos que alcanzan un potencial mayor que VDD-Vthn apagan el NMOS.

Por lo tanto, el nivel máximo de voltaje al que se puede cargar el nodo de salida es VDD-Vthn.

De manera similar, para que un PMOS pase el 0 lógico del nodo de entrada al nodo de salida , la puerta debe ser el 0 lógico y el nodo de salida se debe descargar gradualmente de su valor anterior a un potencial cero .

En este proceso cuando el nodo de salida alcanza | Vthp | entonces | VSG | llega a (| Vthp | -0), que es el voltaje mínimo requerido para que el PMOS esté en estado ON para que fluya una corriente. Entonces el nodo que alcanza un potencial menor que Vthp apaga el PMOS.

Por lo tanto, el nivel máximo de voltaje al que se puede descargar el nodo de salida es | Vthp |.

Entonces, un NMOS pasa el 1 débil y el PMOS pasa el 0 débil, mientras que no ocurre tal situación cuando un NMOS pasa el 0 y el PMOS pasa el 1. El PMOS es bueno para pasar la lógica 1 y el NMOS es bueno para pasar la lógica 0.

PMOS y NMOS son circuitos de lógica de transistor de paso (PTL). Estos circuitos pasan valores lógicos de entrada a salida cuando el dispositivo está ENCENDIDO y pasa al estado de Alta Impedancia en estado DESACTIVADO.

El elemento básico de las redes de paso son los transistores MOS con señales proporcionadas a la puerta como ‘variable de puerta’ y fuente como ‘variable de origen’.

NMOS PTL :

Fig. Símbolo NMOS y tabla de verdad.

PMOS PTL:

Del mismo modo para PMOS

El fenómeno inverso exacto de NMOS.

Gracias 4 A2A … !!!

La aplicación de VDD en el drenaje de nmos da el voltaje máximo de VDD-Vth en el lado de la fuente cuando el voltaje de la compuerta es VDD (Ecuación para que nmos se encienda: Vgs> Vds-Vth) mientras se aplica 0 en el lado de drenaje de nmos da 0 en el lado de la fuente cuando la tensión de la puerta es VDD. Por lo tanto, se puede concluir que nmos puede pasar 0 fuertemente mientras pasa VDD débilmente.

En contraste, pmos pasa VDD fuertemente y 0 débilmente. Por lo tanto, si consideramos la lógica 1 como nivel VDD y la lógica 0 como nivel de voltaje 0, entonces es mejor tener pmos pasando la lógica 1 y nmos pasando la lógica 0.

Veamos el transistor pmos en el lado izquierdo. El extremo superior (¿fuente o drenaje?) Está en VDD y la puerta de este dispositivo está en VSS. Es obvio que la diferencia de voltaje de puerta a extremo superior para el transistor pmos en el lado izquierdo es (VSS) menor que el (VDD-Vth), ya que Vth suele ser de unos cientos de mili-voltios como máximo. De acuerdo con nuestra comprensión de la teoría de CMOS, el canal de inversión se ha formado completamente en la puerta a la unión superior. Ahora, preste mucha atención, no obtendrá esta información en ningún otro lugar si está empezando a aprender sobre los transistores CMOS.

En esta etapa usted podría preguntarse, ¿qué pasa con el otro cruce? Esa es la puerta a la unión inferior. No sabemos el voltaje inicial en el nodo ‘d’, es desconocido para nosotros y podría ser cualquier cosa. Debido a esto, la puerta a la unión de extremo inferior podría tener un canal completamente formado si la diferencia de puerta a extremo inferior es menor que (VDD-Vth) o podría ser cortada si la diferencia es mayor que (VDD-Vth).

En cualquier caso, hay un camino de conducción de baja resistencia formado desde el extremo superior de este transistor hasta el extremo inferior. Por qué ? Porque si ambas uniones tienen un canal completamente formado, es obvio que hay un camino, pero incluso cuando el canal del extremo inferior está cortado (también llamado pinchado), las portadoras aún se desplazan a través de esta unión bajo el efecto de la electricidad. el campo y el nodo ‘d’ se siguen cargando y se cargará completamente hasta VDD sin ningún problema. No puede ir por encima de VDD, ya que es cuando alcanza el mismo potencial que el nodo superior.

Así que eventualmente el nodo ‘d’ para el transistor pmos a la izquierda se asentará en VDD.

Me referí intencionalmente a los nodos como ‘extremo superior’ y ‘extremo inferior’, ya que en realidad la fuente y el drenaje son reversibles para un transistor, pero por convención, la fuente es la fuente de la corriente de corriente (electrones) y el drenaje es el nodo que recibe electron. En nuestro caso, la corriente sigue de arriba a abajo, lo que significa que los electrones viajan de abajo hacia arriba y, por lo tanto, el extremo inferior es la fuente y el extremo superior es el drenaje.

Ahora, ¿qué pasa con el transistor pmos en el lado derecho. Como puede imaginar, la diferencia de voltaje de la puerta al extremo superior es cero (ambos en VSS), lo que significa que esta unión está cortada. La puerta del transistor pmos debe ser menor que uno de los extremos en V cantidad para que el canal se forme en esa unión.

¿Qué hay de la tensión inicial en el nodo ‘d’. Una vez más, no sabemos lo que podría ser. Pero lo que sabemos es que siempre que sea más que Vth, se formará la puerta al canal de unión de extremo inferior y mientras se forme un canal de unión, la corriente fluirá. La clave es que el nodo ‘d’ nunca puede caer por debajo de Vth, porque justo cuando alcanza una fracción por debajo de Vth, ese canal de unión se cortará y sabemos que la puerta al canal de unión de extremo superior ya está cortada, y con Las dos uniones se cortan, el transistor se apaga y ya no puede fluir más corriente a través de él y no se producen más diferencias de voltaje.

Así que el extremo inferior en el transistor del lado derecho nunca puede caer por debajo de Vth.

Espero que ayude.

Cuando conectas el voltaje 0 a la puerta de pmos, el dispositivo descarga lentamente el condensador de carga y el voltaje de carga no puede ir por debajo de vtp, ya que el pmos se activaría. Así que se detiene en vtp.

Considere el circuito con vss conectado a la resistencia. Resistencias del otro extremo conectadas a fuente y cuerpo de pmos. Este punto conduce la tapa de carga. Escurrir atado al suelo.

Vsg = Vs> Vtp entonces el dispositivo está encendido (Vg es cero). Tenga en cuenta que Vs está cayendo y si el dispositivo debe estar encendido, puede caer hasta Vtp. Debajo de lo cual estará apagado y la salida se mantendrá en Vtp. (Punto de límite de carga) Esta es la razón por la que conectar cero a la puerta no reducirá la salida a cero, sino que se establece en vtp.

Del mismo modo para NMOS.

En lugar de escribir de nuevo, encontré un buen enlace que lo explica claramente.

¿Por qué un PMOS no pasa un cero y un NMOS pasa un uno?

Espero eso ayude !!